ESD(静電気放電)対策部品効果の検証

ルールチェッカと電磁界解析の2種類の解析手法により、 ICのリセットライン保護部品の有効性を検証しています。

電子機器のモバイル化が進み、機器とケーブルを接続する機会が増えています。また信号の高速化や配線・ICの高密度化によるノイズマージンの低下により、電子機器の誤動作や故障が問題となっています。
製品開発のリードタイムを短縮するには、従来の回路レベルでの検討と試作基板による実機テストをいかに減らすかにつきます。この課題を解決するには試作前に設計の問題箇所を素早く特定し対策することが求められます。ここでは、サイバネットが提供する製品を用いて効果的にESD対策を実行できる設計開発環境をご提案いたします。

解析モデル

DEMITASNXのESDチェック機能により、PCBレイアウトのICの保護部品不足やPCB構造に起因する問題点をレポートします。ここではESDチェック機能によりエラーとなったICリセットラインの保護部品不足とリターンパス改善の有効性をルールチェッカにより検証した例を示します。

解析結果

図. ESD チェックの結果レポート表示

DEMITASNXで確認したエラーを元に、PCB CADにてリセットラインにキャパシタを追加し、プレーン貫通エラー（リターンパス）対策としてGNDシールドパターンを追加しました。完成したPCB CADデータをSIwaveに取り込み検証しています。

対応プロダクト

以下のライセンスを使用

• Ansys SIwave
• DEMITASNX