解析事例
JEDEC規格に準拠したDDR3メモリのSI解析事例
こんな方におすすめ
- 目標とする配線スキューを満足した基板レイアウトができているか確認したい。
- JEDEC規格に対する波形、タイミングマージンを確認したい。
- デバイスの駆動設定や受動部品（ダンピング抵抗など）の定数を最適化したい。
メモリの転送速度が高速化し、基板配線に許容されるスキューがますます厳しくなっています。基板レイアウトの電磁界解析と回路シミュレータの連携により、コントローラICとDDR3メモリ間の波形、タイミング解析を実施します。その結果から、JEDEC規格に対する合否判定と、マージンをレポート機能により自動算出します。
解析モデル
図. コントローラ基板レイアウト
図. メモリ基板レイアウト
解析フロー
各基板レイアウトを電磁界シミュレータにインポートしSYZ解析を実行する
図. コントローラIC～DDR3メモリ トポロジー
電磁界解析結果を回路シミュレータにインポートする
ドライバ・レシーバモデルを接続し、一連のトポロジーを作成する
図. トランジェント解析設定Window
トランジェント解析を実行する
解析結果
図. Write時 DDR3メモリBall端 アイパターン
＊DQにはランダムパルスを入力
図. レポート結果（一部）
JEDEC規格に対する合否、マージンが自動算出される
FAIL判定 ＝ マージンがマイナスとなった場合は、
配線長、デバイスの駆動設定、受動部品の定数などを調整する必要がある。
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