開発背景

昨今のFPGAは市場の要求から大規模・多ピン化が進んでおり、高速IOの規格サポートなど高機能化への対応も充実してきています。これは、ASICに比べてデザインサイクルが短いことや製品の量産コストとの兼ね合いということが要因ですが、この多機能大規模化によって従来のFPGA開発よりも設計期間の長期化を招いています。
プリント基板上での配線を考慮しないままFPGAを利用した場合、やむを得ずプリント基板のレイヤを増やしたり、再ピンアサインメントによる繰返し作業を行わなければならないという状況になってしまいます。
時間の掛かる手作業によるピンアサインメントのプロセスでは複数のFPGAデバイスとFPGAサブシステム間のトレードオフを行うことは困難とされています。

機能概要

Allegro　FPGA System Plannerは、FPGA−PCB間で最適なピンアサインメントを実行し、デザインサイクルを短縮するソリューションを提供します。FPGAのピンアサインはPCBでの配線性、FPGAルール(規格)などユーザ定義の情報をもとに自動的に合成されます。
これにより設計者初期ピンアサインを短時間で作成することができます。
また、回路図やPCBレイアウト情報の自動作成プロセスを採用することにより、システム設計プロセスでのミスを低減し、工数を削減することが可能となります。

主な特徴

Allegro FPGA System Plannerでは、以下のような特徴を持ち、設計現場での効率化を促進していきます。

• 最適な初期ピンアサイン作成時間を短縮し、プリント基板設計のスケジュールを加速
• ケイデンスの論理設計ツール環境とFPGAのインテグレーションの加速
• PCBレイアウト間プロセスで不要な繰り返し作業の排除
• FPGAピンアサインのエラーによる不要なフィジカル・プロトタイプの繰り返しを排除
• 配置を意識したピンアサインと最適化による、プリント基板レイヤ数を抑制

詳細資料はこちらから

本製品は、JPCA Showにて詳細説明・デモンストレーションを行います。
ご来場の際には、是非拝見ください。