PCB-FPGA協調設計ツールAllegro FPGA System Planner
昨今のFPGAは市場の要求から大規模・多ピン化が進んでおり、高速IOの規格サポートなど高機能化への対応も充実してきています。
これはASICに比べてデザインサイクルが短いことや製品の量産コストとの兼ね合いということが要因ですが、この多機能大規模化によって従来のFPGA開発よりも設計期間の長期化を招いています。プリント基板上での配線を考慮しないままFPGAを利用した場合、やむを得ずプリント基板のレイヤを増やしたり、再ピンアサインメントによる繰り返し作業を行わなければならないという状況になってしまいます。また、時間の掛かる手作業によるピンアサインのプロセスでは複数のFPGAデバイスとFPGAサブシステム間のトレードオフを行うことは困難です。
Allegro FPGA System Plannerは、これらの問題を解決するため開発されたフロアプランニングツールです。
FPGAフロアプラン イメージ
製品概要
Allegro FPGA System Plannerは、1つもしくは複数の大規模・多ピンFPGAをプリント基板上で使用し、設計するときに直面する初期ピン・アサインの作成、回路図との統合や、プリント基板上でFPGAデバイスの確実な配線に対し取り組みます。
Allegro FPGA System Plannerは、FPGAベンダの協力を得たデバイス・ルールにより、最適化されたピン・アサインの自動生成を行うFPGA−PCB間の新しいテクノロジを提供します。
エラーの起こりやすい手作業によるプロセスを、このデバイスの配置を意識した自動ピン・アサイン・シンセシスに置き換えることにより、今まで繰り返し行われたフィジカル設計工数を大幅に削減します。
製品特長
- FPGAシステムのフロアプランを考慮
- インストールした時点で利用できるライブラリ
- XilinxとAlteraをサポート
- FPGAベンダの協力を得た正確なデバイス・ルール
- DDR3など規格されたFPGAコンポーネントも多数装備 - I/Oシンセシス・エンジンによる優れたピンアサイン
- OrCAD Capture/Allegro Design EntryとPCB Editorとの連携
- シンボル・回路図の自動生成
- Brdデータ自動生成 ⇒ PCB Editor上でデバイス自動配置
- PCB Editor上で行ったデバイスの移動をフィードバック
- PCB Editor上で、ピン・スワップの指示が可能
- Allegroフットプリントシンボルや回路シンボルからFSPモデルを作成可能 - FPGAツール用の制約条件ファイルの作成が可能
デザインフロー
- プロトコルの定義
FPGA同士のバンク接続指定をライブラリ、規格に基づき指定 - インターフェース信号の定義 FPGAとインターフェイス・コンポーネントのバンク接続指定をライブラリ、規格に基づき指定
- 配置を考慮にいれたピンアサイン・シンセシス(自動ピンアサイン)の実行
- 回路図シンボルおよび回路図の自動生成
- PCB Editor 部品配置スクリプトの生成
- PCB Editor からのピンスワップ、再ピンアサイン指定
FPGA System Plannerツール連携フロー
ケイデンスのPCBデザイン・ツールとの統合に加え、Allegro FPGA System Plannerは、FPGA設計ツールとシームレスなコミュニケーションを
実現し、また、サポートするFPGAベンダのピン・アサイン・コンストレイント・ファイルの作成、及び読み込みが可能です。
この機能は、FPGA設計者が要求するFPGAの機能に対するピン・アサインの評価を可能にします。
これらの要件を満たすためFPGA設計者によって加えられた変更は、ピン・アサインのセットを同期するため、Allegro FPGA System Planner
にインポートすることが可能となっています。
FPGA System Plannerを利用するメリット
- 最適な初期ピンアサイン作成時間を短縮し、プリント基板設計のスケジュールを加速
- ケイデンスの論理設計ツール環境とFPGAのインテグレーションの加速
- PCBレイアウト間プロセスで不要な繰り返し作業の排除
- FPGAのピンアサインのエラーによる不要なフィジカル・プロトタイプの繰り返しを排除
- 配置を意識したピンアサインと最適化によりプリント基板レイヤ数を抑制
FPGA System Planner製品構成
| OrCAD FPGA System Planner | Allegro 2 FPGA System Planner Option | Allegro 4 FPGA System Planner Option | Allegro ASIC Prototyping with FPGAs Option | |
|---|---|---|---|---|
| FSP上で扱えるFPGAの数 | 1 FPGA | 2 FPGA | 4 FPGA | 無制限 |
| I/Oシンセシス | ● | ● | ● | ● |
| シンボルとフットプリントの再利用 | ● | ● | ● | ● |
| シンボルと回路図の作成 | OrCAD Capture | DE HDL/CIS | DE HDL/CIS | DE HDL/CIS |
| Allegro PCB Editorへデータを渡した後の最適化 - Import Allegro Design - Import Allegro Optimize config file - Update placement from board file |
● | ● | ● | |
| 回路図へ電源の接続など - Define Terminations - Define External Ports - Define JTAG chain - Define PROM chain |
● | ● | ● | |
| 回路図へターミネーションの反映 - Define Power Regurators - Map Power |
● | ● | ● |
* DE CISは、Allegro Design Entry CISの略
