製品情報

メンター・グラフィックス社では、LSIフロントエンドソリューションとして、ESL設計/検証、RTL設計/検証、論理合成の各工程において、お客様の生産性を向上するための最先端ツールを用意しています。
サイバネットシステムは、これらのツールをベースにお客様のニーズに最適なソリューションを提案し、導入と運用を支援することにより、お客様の業務に貢献して参ります。

ESL設計 Vista RTL設計 HDL Designer Visual Elite RTL検証 ModelSim PE/DE Questa Core/Prime/Ultra Questa Formal Questa CDC 論理合成 Precision ReqTracer

ESL設計

SystemCベースTLM(Transaction Level Modeling)設計検証ソリューション Vista

Vistaは、アーキテクチャ検討、検証、仮想プロトタイピングのための統合TLM2.0ソリューションです。Vistaを使うと、実現可能なアーキテクチャを見極め、設計サイクルの初期段階にハードウェア/ソフトウェアを検証できます。

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RTL設計

複雑なRTL設計の支援ソリューション HDL Designer Series

HDL Designerは、詳細な解析機能、高度な設計開発エディタ、包括的なプロジェクト/フロー管理機能が組み合わされた強力なHDL設計環境です。この設計環境は、エンジニア個人やチーム(ローカルまたはリモー ト)の生産性を高め、再現性と予測性に優れた設計プロセスを実現します。

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HDL / SystemC グラフィカル設計環境 Visual Elite

Visual Eliteを利用すると、分散した設計チームでも、設計プロセス全体を効率的に制御および管理できます。テキストからグラフィックスへの変換機能など、組み込まれた文書化機能と再利用機能によって、設計管理が簡素化されています。データ/プロジェクト管理のための設計インフラストラクチャのもとでは、チーム・リーダーは一貫した設計フローと手法を維持できます。

Visual Elite(開発元サイトへ)

RTL検証

論理Sim/検証統合デバッグ環境 ModelSim

ModelSimは、ASICおよびFPGA設計の理想的なシミュレータです。業界の各種標準規格とプラットフォームを幅広くサポートしているため、ほとんどのプロセスやツールフローに容易に導入できます。

ModelSim

高機能検証プラットフォーム QuestaSim

QuestaSimは、高性能で大規模対応のシミュレーション機能と、高度な統合デバッグ機能をあわせ持ち、Verilog、SystemVerilog、VHDL、SystemC、PSL、UPFをもっとも完全にネイティブでサポートします。 複雑なFPGA設計およびSoC設計を検証する際のリスクを軽減できる、包括的で高度な検証プラットフォームであるQuestaのコアシミュレーション/デバッグエンジンです。

QuestaSim

フォーマル検証ツール Questa Formal

Questa Formalは、設計上考えられるすべての動作を解析し、潜在するエラー状態を検出することで、シミュレーションベースのRTL設計検証を補完します。この徹底した解析により、重要な制御ブロックがどんな場合にも正しく動作することを保証し、シミュレーションで見落とされた可能性のある設計エラーを確実に検

Questa Formal

非同期転送検証ツール Questa CDC

Questa CDCは、マルチクロックアーキテクチャのLSIにおいて、異なるクロックドメイン間の相互の影響に重点をおきながら、シミュレーションベースの検証技術では対処できない、多数の重要な検証問題を解決します。

Questa CDC

論理合成

FPGA論理合成/物理合成ソリューション Precision Synthesis

Precision RTLは、FPGA開発のための論理合成ソリューションです。高度な最適化、業界をリードする言語サポートなど豊富な機能セットを備え、FPGAベンダーに依存しない設計、Time-to-Marketの短縮、設計エラーの解消、優れた結果品質(QoR)を実現します。

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仕様追跡

要求仕様管理ツール ReqTracer

ReqTracerは、FPGAおよびASICの設計フロー全体で、要求仕様の管理をサポートします。ReqTracerの 使用により、ハードウェア仕様の定義からHDLコーディング、実装、検証に至るまでの要求仕様の追跡性が簡略化、自動化されます。

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おすすめセミナー

SystemVerilogセミナー(アサーションコース)
本セミナーは、SystemVerilog言語が提供するアサーションの記述方法と、そこで使われる各種演算子について説明します。なおこのコースは、アサーションの入門コースとして設定されています。

設計スタイルガイドセミナー(Verilog HDL)
本セミナーはRTL設計における記述スタイルを早期に身につけたいRTL設計初級者の方、更なるステップアップを求める初中級者の方を対象としており、「RTL設計スタイルガイド」の概要と具体的な設計ルールや記述スタイルを紹介しています。

設計スタイルガイドセミナー(VHDL)
本セミナーは品質向上と再利用を考慮した記述について解説します。またこの講座では、設計、検証から論理合成までに渡った範囲で、各注意点を解説しています。

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