シミュレーションベースのRTL設計検証を補完Questa Formal Verification

Questa Formal Verificationは、設計上考えられるすべての動作を解析し、潜在するエラー状態を検出することで、シミュレーションベースのRTL設計検証を補完します。この徹底した解析により、重要な制御ブロックがどんな場合にも正しく動作することを保証し、シミュレーションで見落とされた可能性のある設計エラーを確実に検出します。

※上図は"Questa フォーマルベース検証"のデータシートから流用させていただいております。

特長

Questa Formal Verificationでは主に下記の機能、検証方法がサポートされています。

AutoCheck

  • 共通する多数の設計エラーを自動チェック
    ステートマシンデッドロック/ライブロック、算術オーバーフロー、範囲外のメモリインデックスなど時間と工数をかけないと発見できないバグを容易に検出

CoverCheck

  • フォーマル手法に基づいて自動でコードカバレッジクロージャを達成
    カバレッジ収束をさまたげる要因を自動で除外

X-Check

  • X値伝播の原因を網羅的に特定
    初期化シーケンス直後のXステート、X値の設定、マルチプルドライバなどを自動で検出

Property Check

  • 設計が特定の機能要件を満たしていることを保証することを目的とした、汎用的なアサーションベースのフォーマル検証をサポート
  • マルチクロックアサーションを含め、PSL、SVA、OVLをサポート
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