DDR2のアプリケーション、基板設計上の注意点について

オンボード

DDR2 の特徴の1つ、差動信号(クロックとストローブ)の配線

基本的に差動インピーダンスを整合して、等長のペア配線とすれば良いのですが必ずしも理想的な配線とならないことがしばしばあります。
その要因として挙げられることが

  • デバイスからのファンアウトによる線長差
  • 配線の曲げに伴う線長差の発生

ミアンダリングに際してのインピーダンス不整合

このような場合、インピーダンス整合を多少犠牲にしても、差動信号の位相差が生じないように配線する必要があります。(図1-a,b)
また、VIAについてもインピーダンスコントロール(大きくはずれない)などの工夫が必要です。


(図1-a)※クリックで拡大します

(図1-b)※クリックで拡大します

シグナルインテグリティ対策

ODT(On Die Termination)機能により、ノイズ対策(波形整形)が比較的楽になった面もありますが、アプリケーションによっては、ODTを使用しないことを要求されるケースもあります。
これは、内部ターミネーションによる発熱を避けることが目的です。
この場合、DDRメモリのように、VTT(VDDQ/2)に抵抗プルアップする方法もありますが、メモリの接続状況によっては、シリーズ抵抗(ダンピング抵抗)だけでも波形整形することが可能です。(図2-a,b)


(図2-a)※クリックで拡大します

(図2b)※クリックで拡大します

もっとも重要なタイミングのバジェット

例えばマイクロンテクノロジー社の資料によれば、533MのDDR2では配線長に与えられるマージン(誤差)は30ps程度しかありません。
これはワーストケースを考えた場合、単純な等長配線では実現不可能な制度であることを意味します。

この条件を満足させるためには、シミュレーションを行いながら配線を微調整し波形整形することが必要不可欠となります。(図3)(図4)


(図3)※クリックで拡大します

(図4)※クリックで拡大します

メモリモジュールを使用する場合

基本的には、オンボードの場合と同様ですが、マルチボードでのシミュレーションが必要です。
メモリモジュールのシミュレーションには、IBISモデルの一種とも言えるEBDモデルが良く用いられます。
EBDモデルでは、モジュール基板の配線パターン情報をSPICEモデル(LCR)として抽出した記述と、メモリのIBISモデルから成っています。

【EBDモデルの問題点】

  • 差動信号パターンの記述ができないこと
  • クロストークの解析ができないこと
  • 配線パターンからのLCR抽出ツールで、シミュレーション精度が決まってしまう

以上のいくつかの欠点を持っているため、DDR2のような高速信号のアプリケーションでは、精度に問題が生じるケースが起こります。
次の例は、比較的遅い周波数でDDRメモリモジュールのシミュレーションを比較したものですが、EBDモデルを用いた場合とボードデータを用いた場合では、このレベルでも差が顕著に現れています。(図5)


(図5)※クリックで拡大します

メモリモジュールのボードデータは、JEDECで標準化されているため、特殊なもの以外はJEDECのWebサイトから、Allegroのボードデータとして入手することができます。
このメモリモジュールのボードデータを用いて、マルチボードでの、クロストークなどの影響を含めたシミュレーションが可能となります。

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