Bluespecに関するよくあるご質問

言語仕様はオープンです。

MITでのフォーマル検証、フォーマル記述を用いた高位合成の研究成果が基になっています。

SystemVerilog の言語仕様、及び関数型言語であるHaskellの言語仕様がベースとなった言語体系です。

SystemVerilogはシステムの検証を主目的としていますが、BSVはHWへのインプリメントを目的としており、100%論理合成可能であり、これが最大の違いです。 またアトミック処理、型パラメタライズ、ファーストクラスオブジェクト指向が、SystemVerilogにはないBluespecSystemVerilogの最大の特長です。

あらゆる分野で適応可能です。

標準化されていない独自言語であることには間違いないですが、BSVはハードウェアを効率的に表現できる最適な言語だと考えています。

OVLのみサポートしています。ただしBluesimでは使用不可です。

参考書、自習テキストがあります。 ドキュメントダウンロードより入手可能です。

設計者が100％回路アーキテクチャを制御可能であり、合成結果は高位合成ツールとは比べ物になりません。

合成し生成したVerilog RTLに対して、論理合成ツール等で確認ください。（Verilog/VHDLでの従来の見積もり手法と同一）

RTLで再度論理検証を実施ください。

階層単位での合成となります。合成時間自体は非常に短いです。

リソース名は保持されるため、対応付けは容易です。またrule名が反映され、どのruleに対応したwireであるかは宣言部分にコメントが記載されます。

BSVで記載したリソース名が使用されます。

入力ピンに対して、Ready信号とValid信号が追加されます。また出力ピンに対して、Valid信号が追加されます。

SpyGlass 等のリントツールは、人手設計RTLに対して不具合と思われる記述（バグを仕込みやすい記述）」を排除するためのものであり、Bluespecコンパイラから生成されたVerilogについてはこの懸念は除外できます。Bluespecコンパイラが生成したVerilogを論理合成した結果、誤った回路が合成されたという障害報告は一切ありません。

生成できません。

波形を出力可能です。波形表示ツールを別途用意し、デバッグしてください。

BSVに対してコードカバレッジは取得できません。

記述内容によって速度は変わりますが、1〜10倍程度高速です。

競合するルール（プロセス）のステートメントは評価されないため、RTLと比べて処理するステートメント数が抑制され、このため高速となっています。

対応していません。

FIFO、レジスタファイル等のリソースライブラリ、vector、list等の配列を容易に取り扱うためのライブラリ、マルチクロック対応のためのライブラリ等、多くのライブラリが用意されています。

既存のRTLを、wrapperを使用しインスタンスすることが可能です。またBluespec Simulator使用時には VPIによる ANSI-C/SystemCなどの外部言語取り込みも可能です。またBSVから CycleAcculateのSystemCを合成する機能もサポートされています。

他の言語をBSVに自動変換するような機能はございません。

強力なパラメータ化ができ、再利用性が高いことがBSVの特長です。