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ホワイトペーパー

ESL設計基盤を砂の上に構築しますか？

「動作合成はESLの将来において‘非常に危機的’である、とCadence Design Systemsの合成ソリューションのcorporatevice presidentであるChi-Ping Hsu氏は語った。彼はさらに言及した。これまでのところ品質に問題があり、様々な種類のアプリケーションを扱う能力が制限されており、フォーマルベリフィケーションのメカニズムを欠いている」・・・

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AXI Switchのデスクトップエミュレーション

FPGAの集積度が高くかつコストが下がり続けており、デザインの規模や複雑さが増してシミュレーションの実行性が失われつつある中、SoCやIPベリフィケーションの広範に渡ってエミュレーションがメインストリームとして開発されてきました。エミュレーションをデスクトップでも使用可能なメインストリームにするためには何がキーとなるでしょうか？・・・

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タイミングクロージャ、チップ面積の最適化、ECOの効率的な実現

設計者はASICやFPGAプロジェクトにおいてVerilogからレイアウトまでの設計フローに馴染んでいます。Bluespecに初めて触れる場合、以下のような疑問を抱くでしょう。簡単に言うと、多くのケースでははるかに速く実現するにも関わらず、現在行っていることと大きく違うことはない、ということです・・・

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自動化されたフォーマルインタフェース規約を使用したベリフィケーションの削減

大きく複雑なシステムを堅牢に(正しく)構築するためには、拡張可能で組み立て可能な規律が必要です。各モジュールのインタフェース - もしクライアントが正しい方法でモジュールを駆動し、そしてホストが規定どおりの方法で動作することを保障する、というような、ホストとクライアント間の規定を指定すべきです。・・・

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Bluespec SystemVerilog によるIP流通とRTLデバッグ

他人の書いたRTLを正確に理解し、把握することは簡単なことではありません。他人の書いたRTLに変更を加えてエラーなくインプリメントすることはさらに困難です。これを成功させるためには、設計者はRTLコード全体の設計スタイルに慣れ、コードの詳細を把握し、アーキテクチャとマイクロアーキテクチャを完全に完全に理解する必要があります・・・

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Bluespec SystemVerilogを使用したベリフィケーション

Bluespec SystemVerilog (BSV)は進化したハイレベルのハードウェア記述言語（HDL）で、抽象化や静的エラボレーション、静的チェックを強力にサポートして設計生産性を2倍以上に飛躍させます。この文書では、BSVのみで設計した場合と、既存のVerilog、SystemVerilog、VHDLおよびe言語、SystemCによるIPと組み合わせた、両方のBSVデザインにおいてどのようにベリフィケーションを行うのかを記載します・・・

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