ノイズ対策のバックグラウンドを考える
〜ノイズ対策への取り組みとデザインへの適用〜

プリント基板のノイズ対策は、単純な「ツールの導入」から「ツールの活用」というステージへ入っています。
ESD対策や高速ネットのピンアサインなど、『デザインフローのどの部分で何をするか』を考えることがデザイン効率に大きく影響するようになりました。

本セミナーでは、ノイズ対策の基本からツールの組み合わせなどによる効果的な対策事例を紹介し、今後の課題と取り組みについて考えます。

本セミナーは、お申し込み受付を終了させていただきました。

開催概要

  東京 大阪
会場 アキバプラザ6Fセミナールーム1
[会場地図]
(JR秋葉原駅より徒歩3分)
ブリーゼプラザ 801/802
(JR大阪駅・阪急梅田駅・JR東西線北新地駅徒歩5分/四つ橋線梅田駅 徒歩3分)
日程 2012/9/27(木) 
13:20〜16:50 (13:00 受付開始)
2012/9/21(金) 
13:20〜16:50 (13:00 受付開始)
定員 100名 30名
受講料 無料
主催 サイバネットシステム株式会社 EDA事業部
  • 上記の内容は若干変更される可能性があります。
  • 同業他社の方はお断りさせていただくことがございます。予めご了承ください。

プログラム

  • お客様による講演中の動画撮影、写真撮影、録音は全てご遠慮いただいております。ご協力お願いいたします。
尚、サイバネットバッジをつけたスタッフは、一部記録写真の撮影を行いますので予めご了承ください。
時間 講演内容
13:00 受付開始
13:20-13:25
開会の言葉
サイバネットシステム株式会社 EDA事業部 
EDA営業部 部長 柳澤 真人
13:25-14:15
システム開発におけるノイズ対策の基礎
〜ボード設計現場から学ぶ、SI、PI、EMI対策の勘所〜
イビテック株式会社 事業統括部 システム事業グループ
チームマネージャー 長谷川 清久 氏

テクノロジーの高度化により、システム開発におけるノイズ対策は年々難しくなっている。またシステム開発における役割分担も大きく変化しつつあり、設計初期段階における検討が重要になっている。本セミナーではボード開発現場における設計の勘所を中心とし、SI・PI・EMI対策に関する基礎的な考え方やポイント、事例などを紹介する。

14:15-14:55
Designer Link for Cadence (HFSS in Cadence)のご紹介
アンシス・ジャパン株式会社 技術部 第4グループ
プリンシパル エンジニア 太田 明 氏

絶えず変化する、今日の複雑な電子機器の形状を解析するため改めてモデリングを行うことは、大変な労力を要する。ANSYSでは、設計データから解析ツールへユーザー・フレンドリーな環境を構築することができるように努めてきた。このセッションでは、Cadence AllegroからHFSS解析へのインテグレーションの過程を、デモンストレーションを交えた紹介する。

14:55-15:10 休憩
15:10-16:00
Cadence Allegro FPGA System Plannerを活用した
FPGA-PCBコデザインについて
株式会社キョウデン 営業統括本部 TSP営業本部
セールスエンジニア 横田 幸治 氏

サイバネットシステム、東京エレクトロンデバイスと共同開発した、AUTOBAHN_K-7を題材にCadence Allegro FPGA System Planner(以下FSP)を活用した場合のSI視点における有効性、また、FSPを活用した場合のFPGA-PCBコデザインにおける新しい提案を行う。

16:00 - 16:50
プリント基板の電源設計・ノイズ対策設計とESD対策設計
株式会社NEC情報システムズ 先端技術ソリューション事業部
設計ソリューショングループ 矢口 貴宏 氏

プリント基板からの不要電磁放射の一因に電源・GND間共振がある。 この共振を抑制するための電源自体の形状や効果的なスナバ回路の利用法などの対策設計を説明する。 また、プリント基板でのESDの基礎的な実測結果を紹介し、その対策設計について紹介する。

参加お申し込み

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