FPGA I/O 最適化Xpedition xDX I/O Designer

PCB配置配線におけるFPGA I/Oピン割り当ての最適化

Xpedition xDX I/O DesignerによってFPGAとPCB設計チーム間の障壁を解消し、より正確かつ迅速なコンカレント設計プロセスを実現します。

PCB工程でピン交換を実施し、レイアウトに基づいたI/O最適化を可能にすることで、Correct by Construction(構築しながら正しい結果が得られる)手法によるFPGA I/Oの割り当てを行います。

  • シリアルな設計プロセスをコンカレントな設計プロセスに変えることで、トータルの製品設計期間を短縮
  • PCB信号層をなくすことでPCB製造コストを削減
  • 誤ったFPGAシンボルが配置されるのを防止し、PCBのリスピンを削減
  • 高速な性能最適化
  • PCB回路図用にFPGAシンボルを作成およびメンテナンスするコストを削減

特長

コンカレント設計に完全最適化

FPGA/PCBの協調設計プロセスを実現

CBシンボルと回路図を迅速かつ簡単に作成

FPGA設計をレイアウト工程で使用するPCB回路図に素早く変換

I/Oの精度を向上

PCBの層数やビア数を削減し、トレースの長さを短縮

技術仕様

  • 最新のFPGAデバイスに対応
  • PCBレイアウトに実配置された部品の方向に基づいてI/Oの最適化やピンの交換を双方向に実施
  • 各デバイスに内蔵されたデバイス固有のI/O割り当てルールによってピンの割り当てを簡素化
  • 社内ライブラリから一般的なFPGAシンボル/シンボルセットを使用することも、特定のFPGA設計用にカスタムのシンボルセットを作成することも可能
  • どの信号がどのデバイスピンに接続されているか、またそれらのピンが元のボードレベルのバス構造にどのように対応しているかを特定し文書化
  • フロー間のデータ一貫性を管理し、FPGA配置配線の最新の制約条件を自動生成
  • ドラッグ&ドロップ操作が可能な使い勝手の良いGUI画面で、変更もリアルタイムに表示
  • LMS、EDIF、XML形式の回路図シンボルのインポートが可能
  • Actel、Altera、Lattice、Xilinxの各種FPGAベンダをサポート

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